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填空題

Verilog HDL的模塊端口定義用來聲明電路設(shè)計(jì)模塊的（）和（）。

答案： 輸入端口；輸出端口
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填空題

一個基本的Verilog HDL程序由（）構(gòu)成。
答案： 模塊（module）
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