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填空題

一個(gè)基本的Verilog HDL程序由（）構(gòu)成。

答案：模塊（module）

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單項(xiàng)選擇題

VHDL的STD庫(kù)包含TEXTIO程序包，它們是文件（）程序包。

A.輸入
B.輸入/輸出
C.輸出
D.編輯

單項(xiàng)選擇題

在VHDL中，下列用法中可以綜合的是（）。

A.WAIT
B.WAIT FOR
C.WAIT ON
D.WAIT UNTIL