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單項(xiàng)選擇題

在VHDL中，IF語(yǔ)句中至少應(yīng)有1個(gè)條件句，條件句必須由（）表達(dá)式構(gòu)成。

A.BIT
B.STD_LOGIC
C.BOOLEAN
D.任意

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單項(xiàng)選擇題

在VHDL中，（）的數(shù)據(jù)傳輸不是立即發(fā)生的，目標(biāo)信號(hào)的賦值是需要一定延時(shí)時(shí)間。

A.信號(hào)
B.常量
C.數(shù)據(jù)
D.變量

單項(xiàng)選擇題

在VHDL中，（）的數(shù)據(jù)傳輸是立即發(fā)生的，不存在任何延時(shí)的行為。

A.信號(hào)
B.常量
C.數(shù)據(jù)
D.變量

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