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單項(xiàng)選擇題

VHDL程序中的中間信號必須在（）中定義，變量必須在（）中定義。

A.實(shí)體；進(jìn)程
B.結(jié)構(gòu)；體進(jìn)程
C.進(jìn)程；進(jìn)程
D.結(jié)構(gòu)體；結(jié)構(gòu)體

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