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填空題

在VHDL中，用語(yǔ)句（）表示clock的上升沿。

答案： clock‟EVENT AND clock=‟1‟

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在VHDL的IEEE標(biāo)準(zhǔn)庫(kù)中，預(yù)定義的標(biāo)準(zhǔn)邏輯數(shù)據(jù)STD_LOGIC有（）種邏輯值。

答案： 9

在VHDL中，IF語(yǔ)句中至少應(yīng)有1個(gè)條件句，條件句必須由（）表達(dá)式構(gòu)成。

答案： BOOLEAN

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