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單項(xiàng)選擇題
在Verilog HDL中,語句”always@(negedge clk)”表示模塊的事件是由clk的()觸發(fā)的。
A.下降沿
B.上升沿
C.高電平
D.低電平
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單項(xiàng)選擇題
在Verilog HDL中,連續(xù)賦值語句的“=”號(hào)兩邊的變量都應(yīng)該是()。
A.wire
B.register
C.wire或register
D.integer
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