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單項(xiàng)選擇題

在Verilog HDL中，連續(xù)賦值語(yǔ)句的關(guān)鍵字是（）。

A.assign
B.ASSIGN
C.Assign
D.以上均可

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單項(xiàng)選擇題

在Verilog HDL的設(shè)計(jì)模塊中，最常用的寄存器型變量是（）型變量。

A.reg
B.nets
C.reg或nets
D.integer

單項(xiàng)選擇題

在Verilog HDL的并接操作運(yùn)算中，已知A=8`b11010001，B=8`b10100010，則{A[3：0]，B[5：2]}的結(jié)果是（）。

A.8`b11010001
B.8`b101000010
C.8`b00011000
D.8`b11110000

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