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填空題

VHDL設(shè)計(jì)實(shí)體的基本結(jié)構(gòu)由（）、（）、（）、（）和（）等部分構(gòu)成。

答案： 庫；程序包；實(shí)體；結(jié)構(gòu)體；配置
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